数电加法器实验报告

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数电加法器实验报告

篇一：数字电路加法器实验报告

中山大学移动信息工程学院本科生实验报告 （20XX学年秋季学期） 课程名称：数字电路实验 任课教师：王军 助教：李正 一、实验题目

Lab9：用3种不同的方法实现4位加法器

1.行为级描述的加法器2.行波进位加法器3.超前进位加法器

二、实验目的

1.更加熟练的运用Ise软件进行实验设计和仿真。2.加深对verilog语言的理解和运用

3.掌握加法器的原理，学会用不同层级实现方法来实现

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加法器

三、实验内容 1.实验步骤

?编写文本文件并编译?软件仿真?进行硬件配置2.实验原理

四、实验结果

1.Lab9：Ise软件进行4位加法器的设计与实现（行为级描述的加法器）

1.1.综合得出的RTL电路图 图一：加法器行为级描述RTL图

如图一所示，用行为级语言对加法器进行描述即可实现四位加法器。 1.2仿真波形图

图二：图一：行为级加法器实现的仿真图

如图二所示，当输入a，b二进制的四位数时，输出y分别是将四位数相加。cf是最大进位，当a与b相加之后的数大于16，则cf输出为1，其余情况输出为0。例如，当输入为a=1000，b=0111,时，输出相应的y应为1111，cf为0。根据加法运算，上述仿真的结果是正确的。 1.3开发板的实际效果图

下图的左边前四个开关分别对应a输入从高位到低位的四位二进制数，靠近右边的四个开关别对应输入b从高位到

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低位的四位二进制数。输出对应5个LeD灯，从高位到低位分别为靠近左边从左到右的五个灯。

图一：a=1000,b=0101，y=1101，cf=0效果图 如上图所示，当输入为a=1000和b=0101，相应的输出为0,1101分别对应相应的第2,3,5盏灯亮 图二：a=1000,b=0111，y=1111，cf=0效果图 如上图所示，当输入为a=1000和b=0111，相应的输出为0,1111

分别对应相应的第2,3,4，5盏灯亮

图三：a=1000,b=1000，y=0000，cf=1效果图 如上图所示，当输入为a=1000和b=1000，相应的输出为1,0000

分别对应相应的第1盏灯亮

图四：a=1110,b=1010，y=1000，cf=1效果图 如上图所示，当输入为a=1110和b=1010，相应的输出为1,1000

分别对应相应的第1，2盏灯亮

图五：a=1110,b=1101，y=1011，cf=1效果图

如上图所示，当输入为a=1110和b=1101输出为1,1011 分别对应相应的第1，2,4,5盏灯亮

2.Ise软件进行4位加法器的设计与实现（行波进位加法器）2.1.综合得出的RTL电路图

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如上图所示，按照加法器的实验原理，对与相应的进位数c[i]，c[i]=a[i] 2.2仿真波形图

3.Ise软件进行4位加法器的设计与实现（超前进位加法器） 3.1RTL图

如图所示，根据超前进位的原理，对于相应的位数I,当a[i]＝b[i]＝1时，由相应进位为＝1，即产生进位。否则，若a[i]或b[i]中异或为1且上一位的进位为1，则产生进位。而y[i]则与a[i],b[i],和上一位的进位c[i-1]这三个变量为1的奇偶性有关。 3.2仿真图

篇二：加法器实验报告 实验三加法器的设计与仿真

一、实验目的熟悉quartusⅱ仿真软件的基本操作，用逻辑图和vhdl语言设计加法器并验证。 二、实验内容

1、熟悉quartusⅱ软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、波形设计）

2、用逻辑图和vhdl语言设计全加器并进行仿真验证；3、用设计好的全加器组成串行

加法器并进行仿真验证；4、用逻辑图设计4位先行进

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位全加器并进行仿真验证； 三、实验原理 1.全加器

全加器英文名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，

称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进 行级联可以得到多位全加器。

用途：实现一位全加操作逻辑图真值表第1页共7页利用与或门设计的全加器，它只能做一位的加法，先预想好它的功能，写出真值表，就

可以根据这些来设计电路了。

2.四位串行加法器逻辑图利用全加器的组合实现4位串行加法器，全加器只能对一位进行操作，将每一位的结果 传给下一位，就可以实现4位的加法器。

3．74283：4位先行进位全加器（4-bitfulladder）利用74283芯片实现的4位先行进位全加器比前两者功能更完善，它可以实现进位功能，

这个自己设计难度比较大，可以参照74283的功能表加深对它的理解，第2页共7页按照如下的逻辑图实现进位全加器。逻辑框图逻辑功能表注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[a1/a3]对

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应的列取值相同，结果和值[σ1/σ3]对应的运算是σ1=a1+b1和σ3=a3+b3。请自行验证一 下。

2、c2是低两位相加产生的半进位，c4是高两位相加后产生的进位输出，c0是低位级加 法器向本级加法器的进位输入。 四、实验方法与步骤 实验方法：

第3页共7页采用基于fpga进行数字逻辑电路设计的方法。采用的软件工具是quartusii软件仿真平台，采用的硬件平台是altera

epf10k20ti144_4的fpga试验箱。实验步骤：?全加器 1、编写源代码。打开quartusⅱ软件平台，点击file中得new建立一个文件。编写的 文件

名与实体名一致，点击file/saveas以“.vhd”为扩展名存盘文件。vhdl设计源代码 如下： 数据流描述：

2、按照实验箱上fpga的芯片名更改编程芯片的设置。点击assign/device,选取芯片的

类型,选择“altera的epf10k20ti144_4”

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4、波形仿真及验证。在编译成功后，点击waveform开始设计波形。点击“insertthenode”,

按照程序所述插入节点，设置输入信号的波形，给予适当的信号激励，点击保存按钮保存。 然后进行功能仿真，选择菜单

processing->generatefunctionalnetlist命令产生功能 仿真网表，选择菜单assignments-->setting下拉列表中选择simulatorinput,在右侧

的simulationmode下拉列表中选择functional，完成设置；选择菜单中的

processing->startsimulation启动功能仿真，然后查看波形报告中的结果第4页共7页

（2）编程下载及硬件测试：将实验板连接都电脑上，选择tools-->programmer命令

进入下载窗口，单击start进行下载当process栏中出现100%则下载成功。?4位串行加法 器

1、新建一个工程，工程名与文件名相同，将全加器的vhd文件复制到该工程下，在工 程中

打开，并产生bsf，以将全加器作为一个子模块在该工程中调用。

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2、绘制逻辑图。打开quartusⅱ软件平台，点击file中得new建立一个文件，按照原 理中

所述的逻辑图进行连接，点击file/saveas以“.bdf”为扩展名存盘文件。3、进行 全编译。

【注】：后面的步骤与全加器相同，这里不再赘述。?4位先行进位全加器

1、绘制逻辑图。打开quartusⅱ软件平台，点击file中得new建立一个文件，按照原 理

中所述的逻辑图进行连接，点击file/saveas以“.bdf”为扩展名存盘文件。2、进 行全编译。

【注】：后面的步骤与全加器相同，这里不再赘述 五、实验结果与分析

?全加器1、编译过程a)编译过程、调试结果首先是选择processing-->analyzecurrentfile命令进行语法检查然后选择processing-->start-->startanalysis&synthesis命令进行综合 分析

b)结果分析及结论：代码的书写、结构及逻辑都是正确

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的，编译成功。2、功能仿真a)功能仿真过程及仿真结果功能仿真过程：点击processing→

generatefunctionalsimulationnetlist产生仿真 网表，点击assignments→settings→simulatorsettings，在simulationmode下拉选项 中选择functional,点击ok。点击processing→startsimulation进行功能仿真。第5页共7页篇二：加法器数电实验报告三实验三加法器 一、实验目的

1、掌握用ssi器件实现全加器的方法。

2、掌握用msi组合逻辑器件实现全加器的方法。3、掌握集成加法器的应用。 二、实验设备及器件 1、数字逻辑电路实验板1块

2、74hc(ls)00（四二输入与非门）1片3、74hc(ls)86（四二输入异或门）1片4、74hc(ls)153（双四选一数据选择器）1片5、74hc(ls)283（4位二进制全加器）1 片

三、实验原理

组合逻辑电路是数字电路中最常见的逻辑电路之一。组合逻辑电路的特点，就是在任意

时刻电路的输出仅取决于该时刻的输入信号，而与信号

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作用前电路所处的状态无关。本实验

是根据给定的逻辑功能，设计出实现这些功能的组合逻辑电路。不考虑低位进位，只本位相

加，称半加。实现半加的电路，为半加器。考虑低位进位的加法称为全加。实现全加的电路，

为全加器。实现三个输入变量（一位二进制数）全加运算功能的电路称为1位全加器。实现

多位二进制数相加有串行多位加法和并行多位加法两种形式，其中比较简单的一种电路是采

用多个1位全加器并行相加，逐位进位的方式。实验用器件管脚介绍：1、74hc(ls)00（四二输入与非门）管脚如下图所示。2、74hc(ls)86（四二输入异或门）管脚如下图所示。3、74hc(ls)153（双四选一数据选择器）管脚如下图所示。4、74hc(ls)283（4位二进制全加器）管脚如下图所示。

四、实验内容与步骤

1、用门电路实现全加器（基本命题）参照表达式si=ai?bi?cici+1=(ai?bi)ci+aibi其中为本位和，si为 低位向本位的进位，ci+1为本位向高位进位，设计用与非门74hc(ls)00及异或门74hc(ls)86

实现1位全加器的实验电路图，搭接电路，用led显示其输出，并记录结果在下表：1

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2、依次由abc输入信号，观察led的工作情况并记录注意：由于led是低电平有效，当输出0是灯亮，输出1时灯灭.

2、用数选器实现全加器（基本命题）是否与设计功能一致。

注意：由于led是低电平有效，当输出0是灯亮，输出1时灯灭

3、用全加器实现代码转换电路（扩展命题）设计用全加器74hc(ls)283实现8421码到余三码转换的实验电路图，搭接电路，用led

显示其输出，并记录结果在下表中。b.依次由abc输入信号，观察led的工作情况并记录并与实验一中对比看逻辑功能是

否与设计功能一致。

注意：由于led是低电平有效，当输出0是灯亮，输出1时灯灭

五、实验总结

通过本次试验已经掌握门电路器件实现全加器的方法，并对集成加法器的应用有初步了

解，在实验过程中由于需要连接的线比较多，所以要格外小心。在实验一中需要经过反演规

则将异或逻辑表达式反演为或非式。实验二主要是用另

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一个方法实现全加器，注意数选器的

数据选择规律，输入的被选择项中最小项确定输出项实验三注意到输入信号的顺序问题和输出信号接入led的顺序，否则信号灯的显示会与

理论不符。这时候不能急，重新确认一下输入和输出的信号是否对应tips：这次试验学会了很多，首先万用表很万能，要习惯用万用表检测线路其次

做实验的正确方法是先画好电路图，按图接线，最后检测，所以元件问题根本不是问题，就 把他当个开关好了

最后做实验需要小心谨慎，思维敏捷。这个对万事都是准则。篇三：八位加法器的设计

实验报告八位加法器的设计实验报告学号：u20XX15272班级：信息安全0901姓名：方浏洋 日期：20XX-5-2目录 一、实验概

述.............................................................................

..........................................-2- 二、设计思

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路.............................................................................

..........................................-3- 2.1quartusⅱ中74181的功能分

析.......................................................................-3- 2.28位先行加法器的设

计............................................................................. .........-3-

2.38位行波进位加法器的设

计.............................................................................. -4- 三、实验内

容.............................................................................

..........................................-5-

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3.18位先行加法

器............................................................................. .....................-5- 3.28位行波加法

器............................................................................. .....................-7- 3.3对先行进位和行波进位的时序分

析.................................................................-9- 四、心得体

会.............................................................................

........................................-11--1- 一、实验概述

利用eda软件分别设计一个先行进位和行波进位的8位加法器，分别对它们进行时序分

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析，比较先行进位和行波进位在时间上的差异。eda是电子设计自动化（electronicdesignautomation）的缩写。在eda平台上，设

计者可以用硬件描述语言完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、

综合、优化、布局、布线和仿真，直至对特定目标芯片的适配编译、逻辑映射和编程下载等

工作。利用eda工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作

可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出ic版图或pcb版图

的整个过程的计算机上自动处理完成。本次实验将利用目前在国内比较流行的eda软件工具quartusⅱ。quartusⅱ是altera

公司提供的fpga/cpld开发集成环境，界面友好，使用便捷，是最易用、易学的eda软件。

在quartusⅱ上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，

它提供了一种与结构无关的设计环境。借助它，设计者能方便地进行设计输入、快速处理和 器件编程。

实验中，我通过原理图输入的方法来设计输入，然后对

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其进行仿真，验证器件的正确性，

最后对其进行时序分析，比较两种进位加法器在时间上的差异。-2- 二、设计思路

2.1quartusⅱ中74181的功能分析要求设计一个8位的加法器，为了方便，我采用了两个74181进行组合来实现8位加法

器的功能。在quartusⅱ中，74181元件的输入输出引脚与书上的略有不同。图1示出了quartusⅱ的元件库中的74181方框图。与书上的相比，它的a、b、f、p、g和a=b都是工作于负操作数，那么，要进行算术加法运算，则s3s2s1s0=hllh，m=l，cn=h。输入a3n、a2n、a1n、a0n、b3n、b2n、b1n、b0n得到gn、pn、f0n、f1n、f2n、f3n、cn4。类似于正操作数的74181，fn=an+bn，cn4的非为进位，gn为进位产生函数，pn为进位传递函数。2.28位先行加法器的设计先行进位即高位进位和低位进位同时产生的进位。由于74181内部就是采取的先行进位，

因此，只需考虑两片74181之间的进位关系。将操作数分成低4位和高4位，利用一片74181提供的低4位的进位传输输出pn和进位

发生输出gn来产生另一片的进位。则进位关系为：c’=gn+c·pn

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式中，c’对应高4位74181的初始进位，c对应低4位74181的初始进位，gn和pn对

应低4位74181的相应引脚。结构框图如下：-3-图2 8位先行进位加法器

2.38位行波进位加法器的设计行波进位也就是串行进位，每一位的进位都是由相邻的低位送来。实验中，采取用8个

一位全加器来实现。结构如图3所示：图38位行波进位加法器可是，在元件库中没有一位全加器。那就需要先设计一个一位全加器。根据fa的本位和 及进位表达式： si=ai?bi?ci-1

ci+1=aibi+(bi+ai)ci-1做出一位全加器的逻辑电路图，通过quartusⅱ来生成元件，方便调用。最后，将 8个fa串行连接起来就成了8位行波进位加法器。-4-篇四：四位加法器实验报告四位加法器实验报告 1.实验目的：

篇三：数电实验报告半加全加器 实验二半加/减器与全加/减器 一、实验目的：

（1）掌握全加器和半加器的逻辑功能。（2）熟悉集成加法器的使用方法。（3）了解算术运算电路的结构。二、实

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验设备：

1、74Ls00（二输入端四与非门）2、74Ls86（二输入端四异或门）3、数字电路实验箱、导线若干。 (74Ls00引脚图) 三、实验原理：

两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。A表示被加数，b表示加数，s表示半加和，co表示向高位的进位。

全加器能进行加数、被加数和低位来的信号相加，并给出该位的进位信号以及和。 四、实验内容：

用74Ls00和74Ls86实现半加器、全加器的逻辑电路功能。（一）半加器、半减器

m=0时实现半加，m=1时实现半减，真值表如下： （74Ls86引脚图） (半加器图形符号) 2、 s?b?A?A?b c?b(A?m)

（二）全加器、全减器 s?A?b?ci-1

ci?bci-1?(m?A)(b?c)

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五、实验结果

半加器：s?b?A?A?bc?b(A?m) 全加器：s?A?b?ci-1 ci?c1m?c2m

其中c1?(A?b)ci?1?Ab，c2?(Ab)ci?1?Ab 为了方便，以下ci?1用c表示

cI?(Ab?Ab)cm?(Ab?Ab)cm?Abm?Abm?Abcm?Abcm?Abcm?Abcm?Abm?Abm

?Abcm?Abcm?Abcm?Abcm?(Abcm?Abcm?Abcm?Abcm?bc?Abcm?Abcm?Abcm?Abcm?(m?A)(b?c)(bc)则ci?bci-1?(m?A)(b?c) 六、心得体会

本次实验做的是半加/减器和全加/减器两个电路，比上次实验复杂很多，因此充满了挑战性。实验过程中，我认识到了在利用给定的电子元件进行实验设计来实现某一种或多种功能时，对电路的化简非常重要，而且要符合给定元件的限定条件，只有将电路化简成为能够与给定元件相符的情况下才能达到实验目的。化简电路和连接电路需要注意细节，这就需要我们熟练掌握各类化简方式，保持清晰的思路；同样，错综复杂的电线容易让人眼花缭乱，这就需要高度的注

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意力与逻辑分析能力。

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