计算机组成原理教学大纲

“计算机组成原理”是计算机科学与技术专业的一门主干课程，必修。从课程的地位来说，它在先导课程——“数字逻辑”、“数字电路”和后续课程——“操作系统”、“系统结构”等之间起着承上启下和继往开来的作用。

一. 本课程的学习目的：

1.通过本课程的学习，掌握计算机硬件系统各部分的组成及工作原理。

2.掌握由各部件组成整机的工作原理，从而较好地建立起计算机的整机概念。所谓整机概念，简单地说，就是在脑子里有一台运转起来的计算机。它包括运转起来的计算机各部分组成整机的方法及执行指令过程各部件的相互联系——空间概念和各部件在时间上的密切配合，协调工作——时间概念。

3.掌握计算机系统硬件分析，设计和调试的技能。这主要是通过原理课的实验和课程设计达到这一学习目的，建议尽可能安排实验环节及课程设计。

二. 本课程的学习内容： 1.中央处理器的组成原理。

主要的内容是运算方法和运算器、控制器、指令系统和系统总线。 2.存储器的组织及输入输出组织。

主要的内容是高速缓冲存储器Cache、主存储器、外存储器和由它们组成的多级存储系统；常用的输入/输出设备和输入/输出系统。

三.本课程的特点：

1.具有要求的基础较高，知识面广和承上启下的特点。 2.具有概念多、难度大的特点。

根据以上的特点，要求在学习《计算机组成原理》课前必须要有较扎实的数字逻辑和数字电路的知识，学习本课程必须弄清原理，按质完成一定量的习题，要在理解的基础上记住有关的原理、概念和术语。通过不断的学习、复习，有意识有目的地围绕“整机概念”这一最大的难点主动地学习，有条件者可结合计算机系统的监控程序分析、学习，效果会更好，只要努力，我们学习《计算机组成原理》课程的目的就一定能达到。

四. 主要参考文献：

1.黄钦胜 朱娟，计算机组成原理，电子工业出版社，2003年。

2.黄钦胜等编著，计算机组成原理习题与题解，电子工业出版社，2004年。

第1章 计算机系统概论

本章的学习目的：初步了解计算机系统的组成和计算机的工作过程，掌握常用的概念、名词术语，为以后各章的学习打下基础。

本章要掌握的主要内容：

1.电子计算机的分类，电子数字计算机的特点。

2.计算机与人们的生活息息相关，了解计算机有哪些主要的应用。

3.计算机系统是由硬件和软件两大部分组成的，硬件是物资基础，软件是解题的灵魂。弄

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清硬件和软件的概念。

4.计算机硬件系统所包含的主要部分，各部分的功能及其组成框图。

5.计算机的工作过程，主要是执行指令的过程。而指令周期包括取出指令、解释指令和执行指令两个阶段。

6.计算机发展所经历的五代，前四代分代的主要标志是以所使用的主要逻辑元件来划分的，第五代计算机以知识推理，人工智能为主要标志。

7.当前计算机组织结构发展的趋势。

8.冯·努依曼计算机的设计思想是采用二进制表示各种信息以及存储程序和程序控制。存储程序的概念是将解题程序（连同必须的原始数据）预先存入存储器；程序控制是指控制器依据所存储的程序控制全机自动、协调地完成解题任务。存储程序和程序控制统称为存储程序控制。

9.控制器和运算器合称为中央处理器CPU，当前CPU芯片还集成有存储管理部件、Cache等；CPU和内存储器合称为计算机主机。

10.指令字和数据均以二进制代码的形式存入存储器，计算机是如何区分出指令和数据的。

11.计算机系统的主要性能指标包括哪些？

12.计算机的运算速度是指它每秒钟执行指令的条数。单位是MIPS（百万条指令每秒）

1Vmn

fitii1式中，n—指令的种类

fi —第i种指令在程序中出现的频度（%） ti —第i种指令的指令周期

13.计算机系统按功能划分，通常为五级的层次结构，每一级都可进行程序设计。 14.机器功能的软硬件划分取决于价格、速度、可靠性、存储容量和变更周期等。

15.软件和硬件在逻辑功能上是等效的。合理分配软硬件的功能是计算机总体结构的重要内容。

16.固件是具有软件功能的硬件，它是介于传统软硬件之间的实体。从功能上说类似于软件，就其形态说类似硬件。

17.本章主要的术语及概念：

运算器、控制器、中央处理器CPU、主机、存储器、I/O接口（适配器）、I/O设备、总线、存储程序、程序控制、硬件、软件、固件、运算速度、存储容量、单元地址、存储单元、程序、指令。

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第2章 运算方法和运算器

本章的学习目的：弄清数据与文字在计算机中的表示法，定点加、减、乘、除运算的算法，浮点数的表示法及运算方法，逻辑运算的实现，定点、浮点运算器的组成及工作原理。

本章要掌握的主要内容：

1.进位计数制及不同计数制（十、二、八、十六）之间数的转换方法。

进位计数制有两个要素，一是基数R，二是位权Ri。R是指计数制中所用到的数码个数，如十进制为0~9共十个数字符号；Ri是指R进制数中数位的固定倍数。

不同数制之间数的转换依据：若两个有理数相等，则这两个数的整数部分与小数部分一定分别相等。

2.计算机广泛使用二进制的原因是由于其只有二个数字符号，便于物理的实现，运算规则最简单，节省元件，可作为逻辑设计的便利工具，可靠性高。

3.计算机中表示的二进制位数B和人们习惯的十进制数D之间的位数关系：

B = 3.32 D

可见，一位十进制数要用3.32位二进制数表示，这应与二进制编码的十进制数（BCD码）区分开来。

4.数值数据在计算机中有定点表示和浮点表示两种数据格式。 5.定点表示法的表数范围、精度及其特点。

6.浮点表示这一部分的内容是一个难点，应真正弄懂。 (1).浮点数的构成：N=RE×M

上式R是基数，通常R=2（也有R=8或R=16），对于同一台计算机，R是固定不变的，因此，计算机表示浮点数时只需表示指数（称为阶）E和尾数M。E包括阶符（指明指数的正负）和阶码（整数），用于指明小数点的实际位置。M为尾数，包括数符和尾数，M表示了数的精度和正负。它在机器中的表示如下：

ES E1 E2 … Em MS M1 M2 … Mn ˙ |←阶符 →| 阶码 |←数符→| 尾数 | 形式小数点

所表示的浮点数，其形式小数点的位置在Ms之后。由于整个数的小数点位置还应由阶来决定，即当E为正阶时，表明实际小数点的实际位置应右移；当E为负阶时，表明实际小数点的位置应左移。由于所表示的尾数部分，其最大的绝对值约等于1，因此，所能表示的最大数是由阶码的位数来确定，而表示数的精度应由尾数的位数n决定。

(2).规格化浮点数是尾数的最高位为非零数值的浮点数。

表示为 0.5≤|M|<1 （R=2）

规格化数可使一个浮点数的表示是惟一的，而且能保留最多的有效数字，避免丢失运算精度。例：某运算结果：N=20001×0.0000000110001110，限定的尾数为8位，可得

N1=20001×0.00000001

或 N2=2-0111×0.11000111，这二个数的精度不同，N2有8位数的精度，而N1 只有1位数的精度。N1 是由N舍去尾数的低8位得到的，N2 则是由N 规格化后得到的。

(3).如何实现规格化？

当|M|≥1时，将尾数右移，每右移一位，阶码加1，称为向右规格化，简称右规；

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当|M|<0.5时，将尾数左移，每左移一位，阶码减1，称为向左规格化，简称左规。

可见，规格化过程，就是自动调节比例因子的过程。应注意的是，尾数为零的浮点数不能规格化。

(4).规格化浮点数的表数范围：

设阶码为m位，尾数为n位（不包括阶符和尾符），则规格化浮点数的表数范围为：

mm12(21)×≤ N≤22112n

21上式中(2m-1)和-(2m-1)是m位阶码能表示的最大和最小的阶码，而和12n则是规格化尾数

2绝对值最小和最大的值。

在阶和尾数均用补码表示的机器中，由于补码可多表示一个最小的负数和为便于判别规格化，则其表数范围为：

mm1正数：22×≤N≤22112n

2负数：22×212n ≥N≥22mm11

上式中，-2m为m位补码表示的阶码所能表示的最小负数，-1为补码表示的最小的尾数值。当M = -2-1时， [M]补=1.100„0，而当M=（-2-1-2 -n）时，[M]补=1.011„1， M= -1时，[M]补=1.000„0，除去 M= -2-1这一数值后，要判别是否为规格化尾数，只需判Ms和M1这两位的状态不相同时，则为规格化尾数。设想把M= -2-1作为规格化尾数，其判断规格化的逻辑表达式在尾数的位数很多时的复杂程度。

(5).浮点表示的优缺点。

7.IEEE754标准中单精度和双精度两种浮点数的表示数的范围及其机器数的表示形式。 8.十进制数串的表示方法：

(1)字符串形式：每个十进制数位或符号位占用一个字节。字符串形式应用于非数值处理的领域。

(2)压缩的十进制数串形式：一个字节存放两个十进制数位。

9.计算机中表示数的大小和正负的方法称为码制。机器数的表示有原码、补码、反码和移码四种形式。

10.原码、补码、反码和移码的性质归纳：

(1) 补码、反码和移码的符号位作为数值的一部分看待，参加运算，而原码则不能。 (2) 原码和反码的表数范围相对于0来说是对称的，

整数： -（2n-1）～ 0 ～ +（2n -1） 小数：-（1-2-n）～ 0 ～ +（1-2-n）

而补码和移码则可多表示一个最小负数：

整数：-2n、-（2n-1） ～ 0 ～ +（2n-1） 小数：-1、-（1-2-n） ～ 0 ～ +（1-2-n）

(3) 零的原码和反码（定点小数）各有二种表示形式：

[+0]原=0.00„0，[-0] 原=1.00„0 [+0]反=0.00„0，[-0] 反=1.11„1

而零的补码和移码（定点整数）各只有一种表示形式：

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[+0]补=[-0]补=0 00„0

[+0]移=[-0]移=1 00„0

（4）反码和补码右移时，移空位（数的最高位）补上和符号相同的代码，而原码左右移时，移空位均补上0；补码左移，移空位（数的最低位）补0；正数的反码左移时，移空位补0，负数的反码左移时，移空位补1。

（5）原码表示法便于输入输出，有利于实现乘除运算，不利于加减运算；补码表示法便于加减运算，乘除运算也有较好算法，故多被采用；反码表示法最易于形成代码，但运算复杂且速度慢，很少采用；移码主要用于表示浮点数的阶。

11.字符的ASCII码与字符串的表示方法。

12.汉字的表示方法包括汉字的输入编码，汉字内码和汉字字模码。

13.由于噪音干扰而造成计算机的突发性错误可通过数据校验码加以发现或给出错误特征而对错误加以纠正。

奇偶校验码校验位的生成，查错过程及查错的功能。

14.若待编码信息为n位（二进制），则纠正一位错所需的校验位数r 应满足：

2 r≥n+r+1

模2 四则运算，循环冗余码(CRC)的纠错原理。

15.补码加法的规则是任意两个数的补码之和等于该两数和之补码，即 [X]补 +[Y]补 = [X+Y]补 (mod 2)

对于定点小数来说，上式的先决条件是：-1≤x<1, -1≤y<1, -1≤x+y<1。 16.补码减法的运算公式：

[X-Y]补 =[X]补+[-Y]补 (mod 2)

在用补码表示的机器中，存储的是[x]补 和[y]补的机器数，而减法运算则是指令的要求，上式表明要做减法，必须从[y]补 求出[-y]补（称为对y求补），再把减法变为加法进行运算。

[-Y]补 = ¬[Y]补 +2 -n（各位变反，末位加1） 17.溢出的检测与处理。

溢出是指当运算结果大于机器所能表示的最大正数（上溢）或小于机器所能表示的最小负数（下溢）。机器设有溢出标志位OF，溢出时将OF置成1，转溢出中断处理或停机。对溢出标志位OF产生影响的指令是算术运算类指令。

溢出的检测有单符号位和双符号的判溢出。以补码加法为例，单符号位判溢出的基本逻辑表达式为：

OF=AnBnSnAnBnSn

第一乘积项表示两个操作数均为正数（An=Bn= 0）和数的符号Sn=1（负数）的情况（属于上溢）；第二乘积项则表示两个操作数均为负数（An=Bn=1），和数的符号为Sn=0的情况（属于下溢）。

双符号位的判溢出是用模4补码扩大表数范围，使运算结果-1≤A+B<1时，小数点左边两位的状态总是相同的（这是变形补码、双符号位补码的含义）。当运算结果A+B<-1或A+B≥1时，小数点左边两位的状态为S'nSn=10或01，此时为溢出的情况。故双符号位的判溢出表达式为：

OFS'nSnS'nSnS'nSn

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值得指出的是，机器存储的是正常范围表示的数，因此只需存储单符号位的补码，只是在运算时，将单符号位的补码扩充为双符号位的补码。

18.由逻辑门电路组成的全加器的逻辑方程式： SiAiBiCi

Ci1AiBi(AiBi)Ci

19.行波进位n位字长加减法器结果的形成时间，以P48图2.3为例：

ta(2n9)T

上式说明，行波进位加减法器结果的形成时间随n的增加而增加；尽管n位操作数同时送到，但高位的和数要等到相邻低位的进位形成后再经一定时间后才能形成，由于进位是“行波”式（串行）进行的，故这种加减法线路无法达到真正的并行，就是说，其速度较慢。因此，加快进位的传送，是提高运算速度的关键。

20.计算机中实现十进制加法的两种方法。十进制加法器的组成及其设计的关键。 21.计算机实现乘除运算的方法： （1）用乘除运算子程序实现；

（2）在加法器和寄存器中增添控制线路实现； （3）用阵列乘除法器实现。 22.原码一位乘法的算法：

（1）符号位单独处理，ZS＝XSYS

（2）从乘数的最低位开始，逐位与被乘数相乘，若该乘数位Yn-i+1 = 1，则部分积Pi-1 +|x|，若Yn-i+1 = 0，则Pi-1+0，相加后右移一位，得新的部分积Pi ，重复n次可得乘积的绝对值|P|。（可见，原码乘法过程变为+|x|或+0 以及右移操作）

（3）给|P|置乘积的符号位Zs，可得[x×y]原

23.原码一位乘法的逻辑结构原理图及乘法操作的总时间。 24.确立补码乘法算法的重要公式： （1）补码与真值的转换公式：

已知[y]补=y0.y1y2„yn，则真值 yy0yi2i

i1n（2）补码的右移

已知：[x] 补 =x0.x1x2„xn ，则

x []补 =x0.x0x1x2„xn

225.阵列乘法器的组成原理及其与常规乘法器的比较。

(1) m×n位的阵列乘法器,被加数产生部件由m×n个与门组成； 被加数求和部件由 (m-1)×n位全加器组成。

（2）阵列乘法器一次乘法所需时间。 （3）运算的过程。

26.原码除法的运算规则。

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（1）商的符号位单独处理，即 qS＝XSYS （2）商的尾数qx1x2...xnq1q2...qn

y1y2...yn 商的原码[q]原=qs.q1q2„qn

（3）被除数X、除数Y、商q和余数rn之间的关系应满足：

X=q×Y+rn 0≤|rn|≤2 – n×Y

27.原码加减交替法（不恢复余数法）除法算法： （1）商符qS＝XSYS

（2）余数ri为正数时，商上1，余数左移一位减除数，即2ri-|y|（-|y|用加[-|y|]补）；余数为负数时，商上0，余数左移一位加除数，即2ri+|y|，如此循环，直至取得所需的n位商为止。

(3)给商置入商符得[q]原。

28. 原码加减交替法除法的逻辑结构原理图及操作步骤、操作的总时间。 29. 阵列除法器的组成原理及其与常规除法器的比较。

（1）实现阵列除法的关键电路是可控加法减法单元(CAS)。 （2）n位除n位所需CAS单元为n2个。

（3）阵列除法器执行一次除法所需时间为 n2T，T为一个CAS单元电路的延迟时间，可采用先行进位的方法缩短阵列除法器的操作时间。

30. 计算机中的基本逻辑运算、逻辑运算的特点及其应用。 31. 多功能算术逻辑运算单元设计的基本思想。

由控制参数 S0 S1 S2 S3 将操作数Ai和Bi组合成函数xi和yi再送全加器相加，由于S0 S1 S2 S3不同的组合和在算逻运算控制端M的共同控制下，便可实现多种算术逻辑运算。

32.多功能算逻运算单元的组成（参见P79 图2.19） （1）函数发生器，输出 xi 和 yi

xiS3AiBiS2AiBi yiAiS0BiS1Bi

（2）具有先行进位链的加法器

由于xi+yi =xi ， xi·yi=yi ，这就使得进位逻辑式得到简化。 Cn+i+1 = xi·yi + (xi +yi)Cn+i = yi + xiCn+i

上式说明了xi 既是一个操作数，又是进位传递函数；yi 既是一个操作数，又是进位产生函数。这就大大简化了先行进位链的线路。

先行进位链进位的表达式（递推式）如下： Cn+1 = y0 + x0Cn

Cn+2 = y1+x1y0+x1x0Cn

Cn+3 = y2+x2y1+x2x1y0+x2x1x0Cn

Gy3x3y2x3x2y1x3x2x1y0——片（小组）进位产生函数 Px3x2x1x0——片（小组）进位传递函数 Cn+4 =G+PCn

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从以上进位的递推公式可见，Cn+1、Cn+2 和Cn+3 是同时形成的，这是由于以上三个进位表达式都是“与或”表达式，用“与或”门实现，而“与或”门的输入变量是 xi，yi 和Cn，xi和yi又是由同时送来的Ai、Bi经函数发生器产生，故以上3个进位信号同时产生。由此可见，并行进位是解决行波进位并行加法器速度慢的行之有效的方法。

由多片74181组成的ALU，实现片（小组）内并行进位，片（小组）间串行进位。 33. 由74181和74182组成的两级先行进位的ALU。 先行进位部件（CLA）74182的进位逻辑式：

Cn+x=G0+P0Cn

Cn+y=G1+P1G0+P1P0Cn

Cn+z=G2+P2G1+P2P1G0+P2P1P0Cn PP3P2P1P0P3P2P1P0 GG3P3G2P3P2G1P3P2P1G0

例：32位两级先行进位的ALU（参见P82图2.22）

34.实现总线连接的三态缓冲器。

三态逻辑电路是指输出电平可具有逻辑“1”，逻辑“0”和“浮空”三种状态的逻辑电路，是实现总线连接的理想器件。

35.运算器的三种基本结构及其特点，运算器的实例。 36.浮点运算的算法：

浮点算术运算由阶和尾数两部分的运算组成，它们的运算可采用任何一种相应的定点运算的方法进行。

设两浮点数：x2ExMx，y2yMy,则 （1）浮点加减法运算： xy(Mx2ExEyEMy)2y Ex < Ey

ExE 或 = (Mx±My×2Ey)×2Ex Ex ≥ Ey

（2）浮点乘法运算：

xy(MxMy)2（3）浮点除法运算：

ExEy

xy(MxMy)2ExEy

37.浮点加减法运算的步骤：

（1）首先是对阶，就是使两个浮点数的阶码取得一致的过程。 通常用加法线路求阶差： E补Ex补Ey补

若 E>0，即Ex >Ey，应将My 右移，每右移一位， E-1，直至E=0为止；

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若E<0，即Ex （2）取大阶Max (Ex ,Ey) 暂作结果的阶，将对阶后的尾数按指令要求相加或相减。 （3）将运算结果规格化（以双符号补码为例）

A.右规条件：运算结果两个尾符S0'S0状态不同，即: NRS'0S01

右规的操作是尾数右移，阶码加1；

B.左规条件：结果非零（即R≠0）而且为正数，尾数最高位M1 =0；或结果为负数，尾

数最高位M1=1，即：

NLS'0S0M1R0S'0S0M1

左规的操作是尾数每左移一位，阶码减1。 （4）舍入处理

当尾数右移时，为减少误差，需进行舍入处理。常用的舍入法有“0舍1入法”和“恒置1法”。

（5）最后检测结果是否溢出。

浮点数的溢出是指运算结果的阶大于机器所能表示的最大正阶。若溢出，转中断处理或停机。

38.浮点乘法运算的步骤

（1）阶码相加，尾数相乘； （2）结果规格化；

（3）通常对乘积低位部分进行舍入处理，取尾数乘积的高位部分； （4）判溢出。

39.浮点除法运算的步骤： （1）阶码相减，尾数相除； （2）结果规格化； （3）判溢出；

40.浮点运算器的结构及浮点四则运算的实现。 41.浮点运算流水线：

（1）线性流水线时钟周期的确定: τ= Max (τi) +τl =τm +τl

（2）K级线性流水线的加速比： Ck =

Tlnkk =

Tkk(n1) （3）实例见P102【例2.37】 42.本章主要的术语、概念。

进位计数制、码制、规格化浮点数、左规、右规、舍入、溢出、机器数、真值、原码、反码、补码、移码、求补、ASCII码、汉字内码、数据校验码、变形补码、数据通路、先行进位、浮点运算流水线、加速比。

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第3章 存储系统

本章的学习目的：弄清半导体存储元件的存储机理，由半导体存储器芯片组成主存的工作原理，高速缓冲存储器、多模块交叉并行存储系统和虚拟存储器的工作原理，存储系统的层次结构。

本章要掌握的基本内容：

1.存储器的分类，主要掌握按存取方式分类和按在计算机系统中的作用分类。

2.存储系统的设计目标：在一定的成本下，获得尽可能大的存储容量，尽可能高的存取速度以及可靠性等。

3．存储系统的分级结构（P109 图3.1） （1）高速缓冲存储器

在计算机系统中用于存放最活跃的程序和数据的高速小容量存储器。 （2）主存储器

用于存放计算机运行期间的大量程序和数据的半导体存储器。

内存储器（简称内存）包括主存储器和高速缓冲存储器，是CPU 能直接访问的存储器。 （3）外存储器（辅助存储器）

存放当前暂不参与运行的程序和数据，需要时再与主存成批交换信息的存储器。例如磁表面存储器（磁盘、磁带）、光盘存储器。

4.主存储器的技术指标 （1）存储容量

主存存储单元的总数，通常用字数或字节数表示。按字节编址的主存，存储容量的单位可用KB、MB、GB、TB等单位表示：

1KB=210 B， 1MB=220 B，1GB=230B， 1TB=240B

（2）存储周期Tmc

两次读/写操作之间所需的最短间隔时间。 Tmc 的单位是ns(纳秒)，1ns=10-9 s。 当前半导体存储器的Tmc 已小于10ns。

值得指出的是存取时间TA ，是指存储器从接收到读出或写入的命令起到完成读数或写数操作所需的时间。通常TA 5.MOS静态存储元的组成及其存储二进制数的机理—用双稳态触发器的两个稳定状态表示1和0。

6.存储器芯片内部电路由存储体及相应的外围电路组成。存储体是由存储元件按行列排列而成，外围电路则是存储体的地址译码驱动，读写电路和内部时序电路等。

7.冯•努依曼计算机的工作方式基本特点之一是按给定的地址访问存储器。地址译码通常用双译码的结构（参见P119 图3.9）。即由x地址译码选中的行和由y地址译码选中的列之交点的存储元即为被选存储元。

8.主存储器与CPU的连接，包括地址线、数据线和控制线的连接。

根据存储器容量的要求，可将若干存储器芯片按位、字、或字位进行扩展，如课本P136图3.25和图3.26所示。

所需某种规格存储器芯片数N的计算如下：

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存储器容量存储器字长

芯片容量芯片位数/单元存储器组成实例详见P137的【例3.1】，例中给出 4 种规格的RAM芯片供选择，选片的原则是能用容量大的芯片尽量用大的，这样的好处是可减少芯片数量并使片选的译码线路简单；另外，存储空间的地址范围最好写成十六进制数，以易于从高位地址的译码确定片选信号的连接。例子中的8KB ROM 的地址空间是十六进制数的0000H —3FFFH，该地址的特征是高2位地址A15A14=00，其余13位地址为0或1（任意），可用3 ׃ 8译码器的输出y0和y1作为两个8KB EPROM 的片选信号，EPROM 只需片选信号有效即可读出，不需读写控制信号。地址空间低端的4KB RAM 的片选信号可作如下考虑：由于4KB容量的芯片需要12位地址作为片内地址，即A11~ A0，此4KB是低端的存储空间，即A15 ~A12＝0100 ，用y2和A12＝0 ，将y2和A12经反相作为“与非门”的输入，“与非门”的输出可得此4KB RAM 的片选信号。y3 和y4作为两个8KB SRAM 的片选信号。

9.弄清存储器的读周期、写周期与存取时间的区别，参见P135图3.23。 10.四管、单管动态存储元的存储机理—用电容存储电荷的多少表示1和0。

特别应注意到四管动态存储元的读出过程就是刷新（补充电荷）的过程；单管动态存储元读1后，该存储元的状态变为0，称为破坏性读出，需要读后重写。

11.动态存储器的刷新、刷新周期以及三种基本的刷新方式及其特点。 12.双极型存储元的工作机理及其特点。 13.半导体只读存储器的分类：

（1）掩膜式只读存储器（MROM）

是由制造厂家把信息―写入‖，用户不能修改的存储器片。 （2）（一次性）可编程的只读存储器（PROM）

信息由用户编程写入，但不能―擦除‖再写的存储器片。 （3）光可擦可编程的只读存储器（EPROM）

写入信息后可用紫外光擦除，再编程写入的只读存储器。 （4）闪速存储器(Flash Memory)的工作原理及其工作模式 闪速存储器是一种快速电擦除、可改写型的存储器。 14.解决主存与CPU速度不匹配的主要途径：

（1）在CPU内部设置多个通用寄存器或加长存储器的字长；

（2）采用并行操作的存储器；例如双端口、相联存储器和多模块交叉存储器。 （3）在CPU和主存之间插入高速缓冲存储器（Cache）；

15.双端口存储器是指同一个存储器具有两组相互独立的读写控制电路。当对两个不同地址的存储单元进行读/写，则可同时进行，这就提高了存储器的工作速度；当两个端口同时要对同一存储单元读/写时发生冲突，此时可由判断逻辑决定对一优先端口读/写，而延迟对另一端口的读/写。双端口存储器是用硬件的冗余取得高带宽。在奔腾机中用作数据Cache。

16.多模块交叉存储器

多模块交叉存储器的基本原理是：把M=2n 个容量为L个存储单元的存储器模块进行交叉编址，使通常按地址自然递增访问存储器的操作依次发生在不同的存储模块中，由于每个存储模块都有自己的读/写电路和地址寄存器、数据缓冲寄存器，就能对不同存储模块同时访问，达到提高存储器工作速度的目的。

多模块交叉存储器的并行操作关键在于各存储模块的交叉编址。设有M个存储器模块，存

N

11

储模块编号为J（J = 0，1，2，„，(M-1)），每个存储模块容量为L个存储单元，单个模块的单元顺 序 号 为i（i = 0，1，2，„，(L-1)）。则Mj 模块的编址模式为：

AMjmij

例如M=4，则用模4交叉编址

模块号 地址编址序列 最末二位地址状态 M0 0，4，8，„（4i+0）, „4(L-1)+0 00 M1 1，5，9，„（4i+1）, „4(L-1)+1 01 M2 2，6，10，„（4i+2）, „4(L-1)+2 10 M3 3，7，11，„（4i+3）, „4(L-1)+3 11

Tmc（Tmc —存储周期）可读/写一次。 M在理想的情况下，每

影响多模块交叉主存系统实际效率的因素其一是工程实现方面的问题，即并行交叉程度越高，会增加延迟时间；其二是系统的效率问题，即程序转移的非顺序性和数据的顺序性差，都造成多模块主存系统效率的下降。例CDC — 6600机，M=32，实际效率为10字/Tmc ，是理想效率的1/3 还不够。

多模块交叉主存系统是以硬件的冗余和交叉编址技术换取高带宽。 17.相联存储器

是按内容寻址的存储器，即用某项内容（关键字）作为地址来存取的存储器。 相联存储器的组成框图见P144图3.33。

相联存储器主要用于存放Cache 的行标志，虚拟存储器的分段表、页表和快表。 18.高速缓冲存储器(Cache)

Cache是介于CPU与主存之间，用于存放当前最活跃的程序块和数据的高速小容量存储器。 Cache实现的理论基础是CPU运行程序的局部性原理，即指CPU执行的程序所使用的存储单元是相对集中或小批簇聚于相邻单元中。

Cache的命中率H是指CPU在Cache中访问到的次数n1与总的访问次数n之比。

Hn1100% n不命中率（脱耙率）：（1- H）

在有Cache 的主存系统中，CPU访问存储器的平均周期：

T A =H×Tcc +(1-H)×T mc

上式中：Tcc —— Cache 的存储周期

Tmc ——主存的存储周期 访问效率：e =

Tcc TACPU与Cache、主存的存储层次见P145 图3.34。

12

19.主存与Cache 的地址映射方式有三种：全相联映射、直接映射和组相联映射；这三种映射方式Cache 的检索过程；Cache 常采用的替换策略是近期最少使用(LRU)算法；Cache的写操作策略：写回法、全写法。

20. 虚拟存储器

用户想象中的具有机器地址字所限定的存储空间的内存储器，是指“主存-辅存”的存储层次，它使计算机系统具有外存的容量，接近于主存的速度和外存的位成本。

通常，虚存空间大于实存空间是虚拟存储系统的基本特征，虚存空间是由辅存（如磁盘）支持的。

21.磁表面存储器的特点

22.磁性材料的记忆原理是利用磁表面不同的剩磁状态记录二进制信息。 23.磁表面存储器的写、读操作 （1）写操作

磁头写入线圈加入写脉冲电流I，产生磁通φ，通过磁头缝隙将高速运动的磁层磁化，磁层的剩磁记录了写入的二进制信息。

（2）读操作

记录有信息的磁层高速通过磁头缝隙，与铁芯耦合形成闭合磁路，磁通的变化则在读出线圈感应出电势，经放大输出读出信号。

由于读、写操作的互斥性，因此，写入线圈和读出线圈可以合二为一，分时使用。 24.磁表面存储器记录二进制信息的写电流的编码方式称为磁记录方式。

常用的记录方式有不归零1制（NRZ1）、调相制（PM或PE）、调频制（FM）和改进型调频制（MFM）等。应熟悉以上记录方式写入二进制代码的写电流波形。

25.磁盘存储器的主要技术指标 （1）存储密度

磁盘记录区单位面积所能存储的二进制位的数量。例如希捷公司的磁盘，存储密度达16Gb/英寸 2。预计到2007年达到1Tb/英寸 2

存储密度通常用道密度Dt和位密度Db来衡量。

Dt是指磁盘在记录区内径向单位长度所记录的磁道数。单位是TPI（道/英寸）或TPM（道/毫米）。

Db通常指最内圈磁道单位长度所能记录的二进制位数。单位是bPI（位/英寸）或bPM（位/毫米）。

（2）存储容量C

磁盘装置所能存储的二进制数据的总量（格式化容量）。 C = n×K×L×S

式中：n —— 数据盘记录面数

K —— 每个记录面的磁道数

L —— 每一磁道记录的扇区数 S ——每一扇区的字节数

例如当前3.5英寸的硬盘容量已达120GB。 （3）平均存取（定位）时间

指发出读/写命令后，磁头由某一位置移动到所指定的记录位置并开始进行读/写操作所需的时间。

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平均存取时间通常用平均找道时间Ts和平均等待时间TL之和来衡量。

TA =Ts +TL

式中，

TsTsmaxTsmin 2TLTC1 22n式中：Tc —盘片旋转一圈所需的时间， n—转/秒

Tsmax —最大的找道时间， Tsmin—最小的找道时间 （4）数据传输率Dtr

磁盘存储器在单位时间里读/写的二进制信息量，单位是KB/S（千字节/秒）

Dtr= p×s 或 Dtr =Db ×V 式中：p —— 每秒转数

s —— 每道容量 Db —— 位密度

V —— 最内圈磁道线速度

例：设盘转速为p转/秒，每道容量为s个字，则读写一块字数为W的数据所需时间T约为： TTs1W2nps

26.硬磁盘存储器的基本组成及工作原理。

27.硬磁盘存储器的记录格式参见P166 图3.52，编址方案为： 记录面号，磁道号，扇区号，（台号）

28.软磁盘存储器的组成及工作原理。

29.磁带存储器的主要性能及磁带机的分类。 30.光盘存储器的分类及工作原理。 31.本章主要的术语、概念

存储元、随机存储器、顺序存储器、半顺序存储器、ROM、RAM、Cache、主存、内存、外存（辅存）、存储周期、静态存储器、动态存储器、刷新、破坏性读出、写操作、读 操作、多模块交叉存储器、双端口存储器、Cache 的命中率、相联存储器、虚拟存储器、地址映射、地址变换、记录方式、道密度、位密度、平均定位时间、平均等待时间、记录格式、数据传输速率。

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第4章 指令系统

本章的学习目的：弄清计算机指令系统按功能划分的指令种类；两种指令系统计算机： CISC（复杂指令系统计算机）和RISC（精简指令系统计算机）指令的特点；指令和数据的寻址方式；堆栈及其应用。

本章要掌握的基本内容：

1.指令系统与软件、硬件之间的关系

按指令系统的功能构造硬件组织；硬件支持指令系统功能的实现；在指令系统的基础上构造系统软件。

2.指令的基本格式

操作码字段 OP

地址码字段 A OP——指示指令的操作性质，用二进制代码表示，OP通过指令译码器进行解释。 A——通常用于指示操作数的地址或指令地址。

决定指令格式的主要因素有三个：一是操作的种类，二是地址的数目，三是寻址方式。 3. 操作码OP的结构

（1）操作码的位数n取决于操作的种类N

2n ≥N , 即n≥log2 N

（2）操作码的结构可分为二种： a.固定长度（规整型）的OP结构

是指操作码的位数和位置固定不变。其特点是有利于简化硬件的译码逻辑，但指令码各位的利用率较低。

b.可变长度（非规整型）的OP结构

是指操作码的位数不固定。其特点是指令码各位的利用率高，但硬件的实现较难。 4. 地址码结构

根据一条指令中所包含的地址个数，分为三地址、二地址、一地址和零地址四种指令。参见课本P181。应当指出的是，一地址指令由指令的地址字段可获得一个操作数，在涉及到双操作数的指令时，另一操作数被指定在累加器AC中（称为隐含寻址）。另外，零地址指令是指在指令中不包含操作数的地址，这对于不需有操作数的指令如停机指令等是可理解的，而对于要涉及操作数的零地址指令，操作数存放在堆栈中，可由堆栈指针指定。

5. 指令操作码的扩展方法

这种操作码的扩展技术是一种根据需要确定不同类型指令的操作码位数，属可变长度的OP结构。另外，不管如何不规整，由于是用不同的二进制编码表示不同的指令，故设计出的每一条基本指令，应有且仅有一种编码与之对应。扩展技术的主要优点是指令码中的各位利用率高，即缩短指令的平均长度，增加指令字的操作信息，减少程序总位数。其缺点是控制器设计难度增大，需要更多的硬件。

6.指令的寻址方式有二种：

（1）顺序寻址方式，即指令在内存按序安排，指令地址由程序计数器PC提供。 （2）跳跃寻址方式，由程序控制类指令的执行形成下一条指令的地址。 7. 操作数寻址方式——形成操作数有效地址的方法。主要的寻址方式有：

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（1）立即寻址方式（立时地址）

指令中的地址字段直接给出操作数本身。适用于指定固定的常数。 （2）直接寻址方式

地址字段直接给出操作数在内存的地址A，即有效地址E=A。直接寻址方式的寻址范围受指令的地址码位数所限制，设A的位数为n，则可寻址范围为2n 个存储单元（0—(2n -1)），也就是说，这种寻址方式通常只能访问低地址的内存空间。

（3）间接寻址方式

指令中的地址字段指出操作数地址的地址。

间接寻址可根据间址的次数分为一次间址和多次间址，如E=(A)为一次间址；E=((A))为二次间址。

使用间接寻址的优点主要是可扩大寻址范围，如A为8位，存储单元字长为16位，则由8位的地址经过间址后可得到16位字长的有效地址；另一优点是方便编程。

间接寻址的缺点是增加指令的执行时间，在多次间址中可能出现无穷间址（死循环）。 （4）寄存器寻址方式

特点：（A）压缩指令字的长度，有效解决指令码长度位数有限与内存容量大的矛盾。 （B）加快指令的执行速度，如RR型指令； （C）可扩大寻址范围。 A.寄存器直接寻址

地址字段给出寄存器的编号，该寄存器的内容就是操作数。 B.寄存器间接寻址

地址字段指定的寄存器，其内容是操作数的地址，有效地址E = (Rn)。 C.变址寄存器寻址

将变址寄存器的内容（变址值）与形式地址相加而得到有效地址。

E = (Rx) +D

D通常用补码表示，可以是正整数或负整数，变址范围：－2n-1 ~ (2n-1-1)，n为D的位数。 D.相对寻址

以程序计数器PC为变址器的变址。

E = (PC) +D

D通常用补码表示，可以是正整数或负整数，变址范围：–2n-1 ~ (2n-1–1)，n为D的位数。 （5）复合寻址方式

把变址和间址相结合的寻址方式。按变址和间址的先后分为二种： A.变址间接式（先变址后间址）

E = ((Rx) +D)

B.间接变址式（先间址后变址）

E = (D) + (Rx)

（6）块寻址方式

用一条块寻址的指令实现一块数据的传送。它比用多条指令实现一块数据的传送可节省多次取指令的时间。

指定数据块长度的方法：

a.指令中划出字段指出长度，数据块长度≤2n–1，n为字段的位数。

b.指令格式中指出数据块的首址和末址，数据块长度＝（末址–首址）＋1。

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c.用块结束字符指出数据块的长度。

方法 c 适用于传送长度不固定的数据块，但每传送一个数据都需与“结束字符”作比较，费时间。

（7）段寻址方式

将段寄存器的基地址（左移4位）与偏移量相加形成内存地址的寻址方式（PC采用）。 8. 堆栈

按后进先出（LIFO）方式存取的存储单元的有序集合。计算机中堆栈的实现有二种结构，一种是寄存器堆栈（串联堆栈、下压堆栈），另一种是存储器堆栈。前者是在CPU中设置一组专门的具有对位串联的若干个寄存器组成，配合堆栈指令实现堆栈操作；后者则是在内存开辟专门用于堆栈的存储区，另加堆栈指针SP组成，配合堆栈指令实现其操作。由于存储器堆栈是使用容量较大的内存部分存储区，因此具有堆栈区的位置灵活和容量可变等特点，是常用的一种。应结合进出栈操作真正弄懂。

堆栈在计算机中的应用主要有：

a.为零地址指令提供操作数，例如堆栈处理器； b.存放返回主程序得地址，实现子程序的嵌套； c.存放多级中断的有关信息，实现多级中断的嵌套。 9. 精简指令系统的特点：

a.选用的是使用频率最高的一些简单指令； b.指令长度固定，指令格式及寻址方式种类少；

c.只有取数和存数指令访问存储器，其余指令的操作均在寄存器之间进行。 10. 本章主要的术语、概念

指令、指令系统、操作码、地址码、形式地址、有效地址、寻址方式、顺序寻址、跳跃寻址、立即寻址、隐含寻址、直接寻址、间接寻址、寄存器寻址、寄存器间接寻址、变址间接寻址、相对寻址、块寻址、基址寻址、段寻址、CISC、 RISC、堆栈、压栈、出栈。

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第5章 中央处理器

本章的学习目的：弄清中央处理器的功能和组成；实现指令功能的微操作系列如何产生；微操作系列如何转换为硬件的执行逻辑，计算机内部的运行机制，组合逻辑控制器，微程序控制器及其设计技术，并行处理技术等。

本章要掌握的基本内容：

中央处理器CPU是计算机中用于解释和执行指令的部件。 1. CPU的功能：

（1）指令控制，即程序的顺序控制。

主要是由程序计数器PC（顺序寻址）和控制类指令的执行（跳跃寻址）实现的。 （2）操作控制

由执行指令的一系列微操作信号进行控制。 （3）时间控制

对各种操作实施时间上的控制。主要是由时序信号发生器等实现。 （4）数据加工

对数据实现算逻运算等的处理。

CPU的前三个功能主要是由控制器实现的，最后一个功能则是在运算器实现的。 2. CPU的组成

传统的CPU是由控制器和运算器两部分组成的，在巨大规模集成电路的CPU芯片中还包括存储管理部件及CPU内部的Cache。

控制器是指挥计算机各部件按指令要求进行操作的部件，是计算机的控制中心，其主要功能是：

(1) 控制取出指令，解释指令和执行指令； (2) 中断的控制；

(3) 信息传送线的控制。 3. 控制器的基本组成

(1) 指令部件

即与指令有关的部件，它包括程序（指令）计数器PC、指令寄存器IR和指令译码器ID。

(2) 时序部件

时序部件主要包括时钟脉冲源及启停控制电路；时序信号的产生及控制部件。 (3) 操作控制器

用以产生微操作控制信号，控制各部件的操作。

(4) 地址寄存器AR及数据寄存器DR，状态条件寄存器PSR等。 (5) 中断机构及控制台。

4. 操作控制器的类型主要有二种：

(1) 组合逻辑控制器（硬布线逻辑） (2) 微程序控制器（存储逻辑型）

操作控制器的类型不同，对控制器的组成影响很大，故也把操作控制器的类型称为控制器的组成方式。

5. 指令周期，CPU周期和时钟周期

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(1) 指令周期

指取出并执行一条指令所需的时间。通常，其长短与指令的复杂程度有关。 (2) CPU周期（机器周期）

将指令周期划分为若干个相对独立的操作阶段，称为CPU周期。 (3) 时钟周期（节拍脉冲或T周期）

CPU周期包括若干个完成微操作的节拍脉冲。

6.各种类型指令的指令周期举例，见P214～P218，通过这些例子，使我们加深对指令执行过程的理解，进一步从空间和时间上建立计算机的整机概念。 7. 时序信号的作用和体制

时序信号的作用：为计算机各部分的协调工作提供时序标志。

时序信号的基本体制：电位-脉冲制。这是由于器件的特性所决定。

组合逻辑控制器通常采用三级的时序体制：即主状态(CPU)周期-节拍电位-节拍脉冲。 微程序控制器常采用的时序体制是节拍电位-节拍脉冲制。 8. 时序信号产生器的组成 (1) 时钟脉冲源

由石英晶体振荡器和与非门组成的振荡电路组成，是主机信号的发源地。 (2) 环型脉冲发生器

循环移位寄存器和译码电路配合产生所需的节拍脉冲。 (3) 启停控制电路

启停控制电路是控制机器正常启动运行和停机操作的控制电路。

对启停电路设计的要求主要是：启动时，一定要从第一个节拍电位的前沿开始工作，以保证机器运行时的第一个节拍电位有足够的宽度，使机器工作可靠；停机时，一定要在指令最末一个节拍脉冲结束后才关闭时序发生器。

9. 控制器的控制方式

控制方式是指形成不同操作序列的时序信号的方法。常用的控制方式有三种： (1) 同步控制方式

计算机的每一步操作都由统一的时序信号来控制。特点是有统一的时序信号。 (2) 异步控制方式

按实际需要确定每条指令，每个操作所需的时间，通常采用“应-答”的方式工作。 (3) 联合控制方式

是同步控制和异步控制方式的结合。 10. 组合逻辑控制器（硬布线控制器）

对不同指令中同一个微操作的产生条件用逻辑代数的方法进行综合、化简，最后得到每个微操作产生的逻辑式并用组合逻辑电路实现之。

11. 组合逻辑控制器的基本原理

组合逻辑线路的输入信号是指令译码器的输出信号，时序信号和执行部件的反馈信号；输出信号是微操作控制信号，用于控制执行部件按指令的要求进行操作。

12. 组合逻辑控制器设计的主要步骤是：

（1）根据CPU的结构，画出指令操作的流程图；

（2）编排指令操作时间表（即把微操作控制信号落实到CPU周期、节拍电位中）； （3）综合、化简微操作逻辑式并画出控制电路。

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13. 指令执行流程及微操作信号的产生逻辑。 14. 微命令、微指令和微程序

微命令是控制部件向执行部件发出的各种最简单的控制命令，例如ALU BUS。

微指令是在一个CPU周期中，一组实现一定操作功能的微命令的组合。微指令通常包括操作控制字段和顺序控制字段。

微程序是由微指令组成的，用以实现指令功能的程序。 概括为：

微命令 组合 微指令 微程序 实现指令系统功能 组合组合

(1) 微程序设计

用类似程序设计的方法，组织和控制机器内部信息的传送和互相的联系。 (2) 微程序设计的任务

设计微指令，编制微程序。

15. 微程序控制器组成原理及微程序控制的计算机的工作过程。 微程序控制器组成原理框图见P234图5.22。 微程序控制的计算机的工作过程：

（1）执行取指微指令，依（PC）从内存读出指令，由指令操作码经地址转移逻辑形成执行该指令的微程序入口地址送到微地址寄存器μAR。

（2）根据（μAR）从控制存储器CM读出微指令送微指令寄存器MIR。 （3）操作控制字段（经译码）产生微命令，送到各功能部件执行。

（4）由地址转移逻辑形成下一微地址送μAR，再重复步骤（2）、（3）、（4），这就是微程序控制的计算机的执行过程。

16. 微命令编码的方法通常有三种

（1）直接表示法（直接控制法、不译法）

操作控制字段中的每一位二进制代码表示一个微命令，该位为1，表示有该微命令，如P237图5.24。

（2）编码表示法（字段编码法）

将微命令分段编码，经简单译码产生微命令。 分段编码的原则：

① 相互有一定关系又不能在同一微周期出现（相斥性）的微命令可编在同一字段内；可能在同一微周期出现（相容性）的微命令应编在不同的字段内。

② 分段应与数据通路的结构相适应，以便于微命令的设计、修改和检查。 ③ 每个字段的位数不能太多（2～4位）。 （3）混合表示法

把直接表示法和编码表示法相混合使用。 17.微地址的形成

如何正确形成下一条微指令的地址，是关系到微程序能否正确执行的问题。取指令后，通常由指令的操作码经地址转移逻辑形成执行该指令的微程序入口；无转移时，意味着下一条微指令的地址在设计时已可定（已知）；判断转移时，由判别字段和微指令执行结果经地址转移逻辑获得下一微地址。

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微地址的形成方法通常有三种： （1）计数器方式 由微程序计数器µPC提供顺序执行的下一条微指令地址；非顺序执行时，由微指令的下址字段提供。

（2）下址字段方式（断定方式）

由下址字段给出顺序执行的下一条微指令地址，在需要根据执行结果转移时，则由微地址转移逻辑形成下一条微指令地址。

（3）多路转移方式

三个或三个以上的分支称为多路转移，例如取指令后的微程序入口等。

方法：在取指微指令的下址字段给出微程序入口地址码“1”个数最少的微地址，根据转移条件由触发器的置1 端S将相应位的微地址强置为1，从而得到转移的微地址。参见P240【例5.1】。

18. 微指令的格式可分为水平型微指令和垂直型微指令 19. 微程序的执行方式（参见P234图5.21） （1）串行执行方式

访问CM的操作与执行微指令的操作是顺序进行的。特点是微程序控制器结构较简单，但执行速度慢。

（2）并行执行方式

访问CM的操作与执行微指令的操作是重叠进行的。特点是缩短了微周期，即速度快，但控制器结构较复杂。

20. 组合逻辑控制器和微程序控制器的根本区别： 微操作信号的产生部件不同，产生方式不同。

21. 在并行处理技术中，并行性的两种含义：并发性和同时性。并行技术的三种形式：时间并行，空间并行和时空并行。

22. 流水CPU中存在的三种相关冲突：资源相关，数据相关和控制相关及解决的方法。 23. 典型CPU是帮助我们进一步了解CPU的组成及工作原理。 24. 本章主要的术语、概念

控制器 程序计数器PC 指令寄存器IR 程序状态字PSW 时序部件 指令译码 微操作形成部件 微操作 指令周期 CPU周期 节拍电位 节拍脉冲

指令微流程 组合逻辑控制 微程序控制 控制存储器CM 微命令 直接表示法 字段直接编码法 字段间接编码法 微指令 微程序 微周期 微地址 同时性 并发性 并行性 时间重叠 资源重复 顺序方式 流水方式 吞吐率 数据相关 资源相关 转移相关

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第6章 总线及其互联结构

本章的学习目的：弄清计算机系统总线的类型，接口的基本功能及分类，总线的控制，总线的数据传送方式及微机常用的总线标准。

本章要掌握的基本内容：

1. 总线是构成计算机系统的互联机构，是多个功能部件之间进行数据传送的公共通路。多个功能部件之间信息的传送都是通过总线进行的。利用总线传送可以减少传输线的数量，提高系统的可靠性。但应注意到同一总线任一时刻通常只能实现两个部件之间的信息传送，换句话说，利用总线传送信息具有分时性的特点。

2. 单处理器系统中总线的类型有三种： （1）内部总线

CPU内部连接各寄存器及ALU之间的总线。 （2）系统总线

CPU同计算机系统的其它高速功能部件，如存储器、通道等的互联的总线。 （3）外总线

指多台计算机之间或计算机与一些智能设备之间互相连接的总线。 3. 总线的特性：

包括总线的物理特性、功能特性、电气特性和时间特性。 4. 总线的标准化及带宽

统一总线的标准，目的是使各厂家不同实现方法的相同功能部件可互换使用。了解微机常用的标准总线，如ISA、EISA、VESA和PCI等。

带宽指总线所能达到的最高传输速率。单位是MB/s。 5. 总线的连接方式（总线的设置）

单总线结构、双总线结构及三总线结构等三种总线结构的原理框图及其特点。

6. 不同的总线结构对计算机系统性能的影响主要包括最大的主存容量、指令系统和吞吐量等方面。

7. 接口的基本概念

广义上说，接口是指CPU和内存、外设或外设之间，或两种机器之间通过总线进行连接的逻辑部件。而本书中我们所说的接口是指外围接口（适配器），它是主机和外设之间互相连接的逻辑部件。我们可从逻辑上和物理上加以理解。

逻辑上：

接口

主机 外设 物理上：

主 机 接 口 外 设 8. 接口的基本功能：

（1）交换主机与外设的状态信息，如控制外设的启停，外设的忙、准备就绪等。

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（2）匹配外设与主机的速度差异。 （3）实现数据格式的转换；

（4）实现主机与外设之间的数据交换。 9. 接口的基本组成：

以接口的基本功能理解其基本组成，例如要实现功能(1)，必须要有(1)、(2)两部分的组成，实现功能(2)，必须要有(3) 这部分的组成，实现功能(3)，必须要有(4) 这部分的组成。

（1）设备地址译码线路 （2）设备状态字寄存器 （3）输入/输出缓冲器 （4）数据转换线路

（5）根据总线控制需要的定时信号线路

10. 接口按外设供求数据方式的不同进行分类： （1）串行数据接口

接口与外设侧，数据按序逐位传送的接口。 （2）并行数据接口

接口与设备和主机之间数据并行传送的接口。

两者的根本区别：接口与外设侧，数据是串行传送还是并行传送。 11. 串行数据接口

（1）异步串行码的字符格式：

1个起始位+(5～8)个数据位+1个校验位（可选）+(1～2)个终止位 （2）波特

指串行数据接口每秒钟传送的二进制位数，是衡量传输通道频宽的指标。

12. 总线的仲裁方式分为集中式仲裁和分布式仲裁两类。本书讨论的是集中式仲裁，它主要有链式查询方式、计数器定时查询方式和独立请求方式三种。

（1）链式查询方式

应熟记三根主要控制线BB、BR和BG的功能。这种链式查询方式，总线授权线BG按优先权由高至低依次传送，也就是说，设备的优先权取决于设备与总线仲裁器的近远（逻辑上）。

链式查询方式具有所需传输线少，便于更改和扩充等优点，但其缺点是对询问链电路的故障很敏感，优先级别低的设备可能长期不能使用总线。

（2）计数器定时查询方式

请求使用总线的设备，其地址与计数值一致时，在总线不忙时可获得总线的使用权。

计数器定时查询方式具有设备优先次序可灵活变动的优点，如设置为固定优先级，只需使计数器每次的初值均为0；也可由固定优先级变为优先级相等的循环优先级，则只需使计数器从终止点开始计数。其缺点主要是传输线较多。

（3）独立请求方式

每个设备均有一对BRi和BGi线，通过自身的BRi请求，由总线仲裁部件经判优发出BGi信号以使优先设备获得总线使用权。

独立请求方式的优点主要是响应速度快，对优先次序的控制灵活等。其缺点是控制线多。 13. 总线数据传送过程采用的两种定时方式：通常分为同步定时和异步定时。 （1）同步定时

总线上所有部件都在公共时钟线上的同步信号协调下工作。其特点是有公共时钟。

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同步定时方式具有较高的传输频率，但不适合存取时间差别大的设备之间的通信。 （2）异步定时

总线上的设备（部件）有各自的时钟，它们之间通常采用“应‐答”方式进行通信。其特点是无公共时间标准。

异步定时方式具有可靠性高，适用于存取时间不同的部件之间的通信。但传输效率较低。 14. 当前流行的PCI总线的特点：高带宽（132MB/s，264MB/s）且与处理器无关的高速外围总线。采用同步时序协议和集中式仲裁，并且有自动配置能力。

15. ISA总线主要用于低速的外设。 16. 本章主要的术语, 概念

总线 内部总线 I/O总线 地址总线 双向总线 总线带宽 串行传送 并行传送 并行接口 波特 同步定时 异步定时 HOST

系统总线 外总线 存储总线 数据总线 控制总线 单向总线 单总线结构 双总线结构 三总线结构 分时传送 接口 串行接口

集中式仲裁 主设备（主方） 从设备（从方） 总线 ISA总线 PCI总线 24

第7章 输入/输出系统

本章的重点内容：掌握几种常用外设如键盘、CRT字符显示设备、打印设备的工作原理。掌握外设与主机交换信息的主要方式：直接程序控制（查询）方式；程序中断方式、直接内存访问（DMA）方式和通道方式。

本章要掌握的基本内容：

1. 外围设备是指计算机硬件系统除主机外的其他部分。是计算机硬件系统的重要组成部分。外设的发展方向主要是采用新技术，向低成本，小体积、高速、大容量、低功耗和智能化等方面发展。

2. 外设的基本组成

3. CRT显示器的分辨率、灰度级及刷新。

（1）分辨率是指CRT显示器所能表示的像素个数。常用的分辨率如1024×768、1280×1024等。

（2）灰度级

单色显示器的灰度级是指所显示的像素点亮暗差别的级数。

彩色显示器的灰度级表现为颜色的不同。例如256级灰度可用8位的二进制表示。 （3）刷新

为获得稳定的图象显示而使电子束重复扫描屏幕的过程称为刷新。例如采用电视的标准，其刷新周期是50次/秒，还有72次/秒，85次/秒等。

4. CRT字符显示器的操作过程。

（1）访问VRAM，读出要显示字符的 ASCII 码；

（2）顺序地多次访问字符发生器，逐步读取该字符对应每条水平扫描线上的点阵码； （3）将并行格式的点阵码送到视频移位寄存器；

（4）移位寄存器用串行方式将视频串行数据流送到显示器。 5. 打印设备的分类及点阵针式打印机的工作原理。 6. 键盘的键开关、键盘编码器及其工作原理

键盘编码器是把按键的开关信号转换为相应的二进制代码的电路。

7. I/O系统是指外设、I/O接口、I/O管理部件及其有关的软件。I/O系统的任务主要是把原始数据、解题程序和控制命令等信息送入主机，并输出运算结果和机器工作状态等信息。

8. 外设与主机交换信息的方式有5种：直接程序控制方式，程序中断方式，直接内存访问方式（DMA），通道方式和输入/输出处理机（IOP）方式。

9. I/O设备的编址： （1）统一编址法

将主存的部分地址空间划分给外设的I/O端口，即外设与主存统一编址。

统一编址法的优点主要是访问外设与主存一样方便灵活；不需专门的I/O指令。统一编址法适用于单总线结构的计算机。

统一编址法的缺点是外设占用了主存的部分空间。 （2）单独编址法

用I/O指令的地址码字段指定外设。

单独编址法的优点主要是不占用主存空间，适用于双总线和三总线结构的计算机。 10. I/O指令的功能：

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（1）控制外设进行某些动作，如启动、停机等； （2）测试外设的状态，如―忙‖、―就绪‖等； （3）传送数据。

11. 直接程序控制方式接口的组成。 （1）设备选择电路

通常用译码器电路，以确定本设备是否为CPU所选中的设备。 （2）数据缓冲器IBR和OBR

输入设备设置输入缓冲寄存器IBR：用以存放从输入设备读出的数据，再送往主机。 输出设备设置输出缓冲寄存器OBR：用以暂存主机送来的数据，以便送给输出设备。 （3）外设的状态标志

用以标志外设的工作状态，供CPU读入分析。

12. 直接程序控制输入/输出的过程，从程序控制的输入过程可见，CPU和外设是串行工作的，这种方式只适用于单用户时，主机只输入或输出而无任何其他事干的场合，且其接口硬设备少，简单易控制。另外，从以上输入过程可深刻理解I/O指令的三大功能。

13.中断及中断系统的概念。

当某种事件发生时，计算机暂停当前程序的执行，转向为该事件服务，服务完毕，返回原程序继续执行，这种功能称为中断。

硬件中断机构以及包括接口中断部分的电路和软件服务程序统称为中断系统。 14.为什么要有中断？

（1）实现主机与外设（包括多台外设）的并行工作； （2）故障的诊断和处理； （3）实时控制；

（4）人‐机联系的控制台请求。 15.中断的分类

（1）按中断源性质与CPU的关系分： ① 处理机内的中断（内中断） ② 系统内外设的中断（外中断）

（2）中断按处理方式的不同分：

外中断（强迫中断） 中断 内中断 自愿中断 强迫中断 指令中断 硬件故障 软件故障 外设请求 人的干预 ① 程序中断

利用中断服务程序对引起中断的事件进行处理的中断。

程序中断的特点是能完成较复杂的处理，有较高的灵活性，CPU的效率较高，但开销大，不适合高速的外设。

② 简单中断

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暂停处理机的数据传送操作，插入外设与内存间的数据传送操作。

简单中断的特点是速度快，适用于高速的外设，但所用器件多且只能处理简单的事件。 16.多级中断

从中断服务程序中转入新的中断服务程序。参见P325 图7.28。

多级中断的原则是优先级别高的中断源可以中断优先级别低的中断源的服务程序。 17.中断源的中断请求

中断源是指引起中断的设备或事态。

中断源的状态标志用以表示中断源的工作情况。 例如PDP—11机外设的状态字如下：

15 11 7 6 0

D R I S 忙 启动 准备好/完成 中断允许

CPU通过I/O指令的执行，实现对外设状态寄存器的控制和检测。

中断请求信号的记录，在接口电路中设置中断请求触发器 CIRQ，记录中断请求信号，当CIRQ 为1 时，向CPU请求中断。通常置―1‖ CIRQ 的条件是外设准备就绪和CPU允许该外设请求中断。

中断请求信号通过中断请求线向CPU发中断请求信号。 18. 中断响应

CPU终止现行程序的执行，转向中断服务程序的过程。 CPU响应可屏蔽中断的条件通常是：

（1）CPU处于允许（开放）中断的状态（CF =1）；

（2）无DMA请求，至少有一个可屏蔽的中断源请求中断； （3）通常为一条指令执行完。 19. 向量中断

通过向量中断优先权编码器（VIPE）主动的为CPU提供申请中断的优先设备而使该设备得到服务的中断技术。通常是提供向量地址，指明中断服务程序入口地址的地址。

20. 中断屏蔽

中断屏蔽是指封锁中断源的中断请求功能，之所以要有中断屏蔽，一是为按多级中断的原则实现中断的嵌套，二是为能动态改变中断的优先次序。

实现屏蔽的做法通常有二种：

① 给中断源设置屏蔽触发器Mask，通过屏蔽指令（MSKO）填入屏蔽码达到屏蔽的目的。 或 ② 给外设状态寄存器的“中断允许位I”由指令写入“0”达到屏蔽的目的。

值得注意的是CPU的中断开放与否是带全局性的控制，而外设接口上的屏蔽与否是对该设备（局部性）中断请求的控制。

21.中断的处理及返回

中断进程包括前（先行）处理、服务处理和恢复处理三个阶段：（参见P324 图7.27） 中断服务的额外开销是指前（先行）处理和恢复处理所耗费的时间。 在服务程序中，是根据中断源与主机交换信息的要求进行处理。

中断返回是在服务完毕执行中断返回指令返回到原来被中断的程序去执行。因此，中断返

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回指令完成恢复断点地址和原处理机状态的操作。

22. DMA方式

DMA方式是一种在数据交换过程中完全由硬件（DMA控制器）实现外设与内存直接交换数据的工作方式。

DMA方式的特点是速度快，CPU的效率高，适用于高速外设与内存交换信息，但硬件线路较复杂。

23.三种DMA的传送方式

（1）在DMA工作时，停止CPU访问内存；

（2）周期挪用，即当有DMA请求时，CPU让出一个或几个存储周期实现DMA的数据交换；

（3）DMA与CPU交替访内，把CPU周期划分为DMA控制器访问内存和CPU访问内存两个阶段。

24. DMA控制器的基本组成及其工作过程，参见P336 图7.33和P338 图7.34。 25. DMA方式与程序中断方式的比较：

（1）程序中断是用服务程序处理中断事件，其实质是CPU的程序切换；

DMA则是由DMA控制器控制数据的交换，每交换一次，CPU让出一个存储周期（周期挪用方式）。

（2）程序中断可完成较复杂的处理；

DMA只能实现数据的传输和简单的数据加工，例如“加1”等。

（3）程序中断开销大于DMA，DMA是以硬件为代价换取CPU的时间； （4）DMA和程序中断的响应时间不同； （5）DMA的优先级别高于一般的程序中断。 26. 选择型和多路型DMA控制器。

27. 通道是一个具有自己的指令和程序，专门负责数据输入输出的传输控制的处理器。 (1) 通道的基本功能

执行通道指令，组织外设与内存的数据传输，按I/O指令要求启动外设，向CPU报告中断等。

(2) 通道的类型

① 选择通道（高速通道）

在某段时间内允许执行一个设备的通道程序，实现输入/输出操作的通道。 特点：适用于连接高速的外设，通道的利用率不太高。 ② 数组多路通道

是一种既保留了选择通道高速传送数据的优点，又充分利用了控制性操作时间间隔为其它设备服务的通道。

特点：物理上可连接多个设备，而且在一段时间内能交替执行多个设备的通道程序，通道效率高。

③ 字节多路通道

在物理上和逻辑上可连接大量低速设备，实现字节传送的通道。 28.本章主要的术语及概念

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外围设备、CRT的分辨率、灰度级、刷新存储器、光栅扫描、中断、单级中断、多级中断、中断源、中断系统、中断响应、向量中断、中断向量、中断屏蔽、中断饱和、DMA、通道、IOP。

祝你成功！

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